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256 bit 并行数字相关器的设计
一个周期为T 的周期连续信号s (t) 的自相关函繁琐,为了简化起见,先设计4 bit 并行数字相关器为基本逻辑单元[6] ,用4 个4 位并行数字相关器和加法器构成16 bit 并行数字相关器,再用4 个16 bit 并行数字相关器和加法器构成64 bit 并行数字相关器,最后用4 个64 bit 并行数字相关器和加法器构成256 bit 并行数字相关器。由于m 序列的周期是255 , 这里采用256 bit 数字相关器,把数字相关器的两个输入端的最高位同时置1, 在相关器输出的时候减1 就是我们所求的相同码元个数。256 bit 并行数字相关器的R TL 级逻辑图如图3 所示。